Chuẩn giao tiếp PCIe 6.0 đã ghi nhận bước tiến thực tế quan trọng khi các thiết bị lưu trữ thể rắn thế hệ mới chính thức vượt mốc thông lượng 28 GB/s đối với thao tác đọc tuần tự. Đây là bước nhảy vọt quan trọng trong việc tháo gỡ điểm nghẽn I/O cho các hệ thống tính toán hiệu năng cao (HPC), máy trạm xử lý AI cục bộ và trung tâm dữ liệu.
Công nghệ điều chế PAM4 và cơ chế sửa lỗi FLIT đột phá
Nền tảng của bước nhảy băng thông trên PCIe 6.0 đến từ việc chuyển đổi phương thức điều chế tín hiệu từ NRZ (Non-Return-to-Zero) sang PAM4 (Pulse Amplitude Modulation 4 mức). Thay vì chỉ mã hóa 1 bit trên mỗi chu kỳ tín hiệu, PAM4 cho phép truyền tải 2 bit đồng thời, tăng gấp đôi lưu lượng truyền dẫn vật lý mà không cần tăng gấp đôi tần số xung nhịp.
Để khắc phục độ suy hao tín hiệu cao vốn là nhược điểm cố hữu của PAM4, liên minh PCI-SIG đã triển khai cấu trúc gói dữ liệu FLIT (Flow Control Unit) cố định kết hợp thuật toán sửa lỗi chuyển tiếp FEC (Forward Error Correction) độ trễ thấp, đảm bảo toàn vẹn dữ liệu ở mức tuyệt đối trong suốt quá trình truyền tải ở thông lượng 64 GT/s.
Tác động trực tiếp đến quy trình xử lý dữ liệu AI và đồ họa chuyên nghiệp
Băng thông 28 GB/s trên một khe cắm M.2 2280 hoặc chuẩn giao tiếp E1.S mở ra khả năng nạp trực tiếp các mô hình ngôn ngữ lớn (LLM) và tập dữ liệu phân tích thị giác máy tính vào bộ nhớ hệ thống với độ trễ cực thấp. Khả năng truy xuất ngẫu nhiên IOPS cũng được cải thiện vượt bậc, chạm ngưỡng hơn 4 triệu IOPS cho các tác vụ truy vấn cơ sở dữ liệu quy mô lớn.
Tuy nhiên, mức tiêu thụ năng lượng của bộ điều khiển NAND Flash trên tiến trình mới dự kiến dao động từ 14W đến 18W khi hoạt động hết công suất, đặt ra bài toán khắt khe về kỹ thuật cơ điện tử và kiểm soát nhiệt độ trên các bo mạch chủ thế hệ tiếp theo.
Tóm tắt
- Ứng dụng điều chế tín hiệu PAM4 giúp nhân đôi băng thông truyền dẫn hiệu dụng.
- Thuật toán FEC và cấu trúc FLIT bảo vệ tính toàn vẹn tín hiệu trên bus PCIe.
- Giải quyết triệt để nút thắt cổ chai I/O cho máy trạm AI và xử lý dữ liệu phức tạp.
FAQ
Cơ chế PAM4 trên PCIe 6.0 có làm tăng độ trễ truy xuất dữ liệu không?
Thuật toán FEC tích hợp hoạt động ở mức phần cứng với độ trễ cực thấp, đảm bảo độ trễ tổng thể của hệ thống vẫn ở mức dưới 10 nano giây, hoàn toàn phù hợp cho các tác vụ thời gian thực.
Yêu cầu nhiệt độ vận hành tối ưu cho SSD PCIe 6.0 là bao nhiêu?
Nhiệt độ vận hành lý tưởng của chip điều khiển cần được duy trì dưới 75 độ C để ngăn chặn tình trạng giảm xung nhịp bảo vệ (thermal throttling).
