Sự suy giảm quy luật thu nhỏ kích thước bóng bán dẫn (Dennard scaling) đã buộc các nhà sản xuất bán dẫn phải tìm kiếm động lực tăng trưởng hiệu năng thông qua kiến trúc đóng gói tiên tiến dạng chiplet và tối ưu phân tầng bộ nhớ (memory hierarchy). Dữ liệu rò rỉ mới nhất được các diễn đàn công nghệ quốc tế xác thực vào ngày 2/10/2026 trên Tom’s Hardware và TechPowerUp đã hé lộ toàn bộ danh mục vi xử lý desktop Intel Core Ultra 4000 series (mã định danh Nova Lake-S), xác nhận sự hiện diện của ba biến thể cao cấp tích hợp bộ nhớ đệm bLLC (base-layer Last Level Cache) dung lượng lên đến 144MB dưới tên gọi thương mại BFC.
Cơ chế tích hợp đế nhớ đệm bLLC và sự tiến hóa của công nghệ đóng gói Foveros
Trọng tâm cải tiến của kiến trúc Nova Lake-S nằm ở việc ứng dụng công nghệ đóng gói Foveros Direct 3D thế hệ mới, cho phép liên kết trực tiếp đế bán dẫn logic với đế nhớ đệm bLLC thông qua các vi mối hàn đồng-đồng (copper-to-copper hybrid bonding) với mật độ tiếp xúc siêu nhỏ. Trước đây, việc tích hợp dung lượng đệm L3 lớn trên cùng một phiến silicon nguyên khối (monolithic die) thường dẫn đến tỷ lệ lỗi phôi (defect density) cao và đội chi phí sản xuất lên mức khó chấp nhận.
Bằng phương pháp bLLC:
- Tách rời phiến đệm chuyên dụng: Khối bộ nhớ đệm L3 dung lượng 144MB được sản xuất trên một tiến trình tối ưu chi phí riêng biệt, sau đó làm đế nền đặt bên dưới các khối tính toán (Compute Tile).
- Rút ngắn độ trễ liên kết liên nhân: Khác với giải pháp cầu nối bắc ngang qua giao diện bus vòng truyền thống, cấu trúc kết nối 3D chiều dọc mang lại băng thông liên kết nội bộ đạt hàng terabyte mỗi giây, đồng thời kiểm soát độ trễ truy xuất chỉ nhỉnh hơn vài phần trăm so với bộ nhớ đệm L3 tiêu chuẩn.
- Cải thiện trở kháng nhiệt: Bố trí đế nhớ đệm bên dưới giúp mặt lưng của khối nhân CPU tiếp xúc trực tiếp với nắp tản nhiệt tích hợp (IHS), giải quyết bài toán giữ xung nhịp Boost ổn định mà không bị quá nhiệt cục bộ như các giải pháp đặt chồng lớp nhớ lên trên đỉnh nhân xử lý.
Phân bổ cấu hình nhân lai và tối ưu hóa băng thông truy xuất bộ nhớ
Theo tài liệu kỹ thuật rò rỉ, dòng vi xử lý Nova Lake-S sẽ thiết lập cấu trúc nhân xử lý ba tầng:
- Cụm nhân P-core kiến trúc mới: Đảm nhiệm các luồng tác vụ nặng, sở hữu bộ nhớ đệm L1/L2 mở rộng nhằm giảm thiểu tối đa hiện tượng trượt bộ nhớ đệm (cache miss).
- Cụm nhân E-core mật độ cao: Tối ưu hóa cho năng lực xử lý đa luồng song song, chia sẻ chung không gian đệm 144MB bLLC để nâng cao hiệu suất thông lượng tính toán (compute throughput).
- Nhân siêu tiết kiệm điện LP E-core tích hợp trên SoC Tile: Xử lý trực tiếp các tiến trình chạy nền của hệ điều hành mà không cần đánh thức toàn bộ cụm Compute Tile tiêu tốn năng lượng.
Model đầu bảng Core Ultra 9 4970K BFC sở hữu 28 nhân (8P + 16E + 4LP) hoạt động ở mức công suất danh định PL1 là 125W và công suất cực đại PL2 dự kiến vượt ngưỡng 250W. Trong khi đó, mẫu Core Ultra 7 4870K BFC cung cấp 24 nhân (8P + 12E + 4LP) cũng được trang bị khối đệm bLLC, tạo ra đối trọng trực tiếp đối với dòng vi xử lý Ryzen 9000X3D của đối thủ.
Bước chuyển dịch chiến lược trên thị trường vi xử lý máy tính cá nhân
Việc Intel chính thức thương mại hóa công nghệ bộ nhớ đệm xếp chồng trên nền tảng desktop đánh dấu sự hội tụ về mặt triết lý thiết kế giữa hai gã khổng lồ bán dẫn x86. Thay vì chỉ chạy đua xung nhịp đơn nhân thuần túy vốn đang chạm ngưỡng giới hạn vật lý của bán dẫn silicon, cuộc chiến hiệu năng trong kỷ nguyên mới đang dịch chuyển mạnh mẽ sang năng lực cung ứng dữ liệu tức thời cho các nhân tính toán.
Nền tảng vi xử lý Nova Lake-S dự kiến sẽ đi kèm hệ thống bo mạch chủ socket mới, hỗ trợ các giao thức kết nối băng thông cao như PCI Express Gen 6 và các tiêu chuẩn bộ nhớ DDR5 ép xung. Chi tiết phân tích kỹ thuật và cập nhật kiểm chuẩn sẽ được tiếp tục công bố trên Tom’s Hardware.
